隨著國民經(jīng)濟(jì)的不斷發(fā)展，變頻調(diào)速裝置的應(yīng)用越來越廣泛。如何打破國外產(chǎn)品的壟斷，已成為一個(gè)嚴(yán)肅的課題擺在我國工程技術(shù)人員的面前。

　　在某型號大功率變頻調(diào)速裝置中，由于裝置的尺寸較大，考慮到結(jié)構(gòu)和散熱的條件，主控板上ＤＳＰ產(chǎn)生的ＰＷＭ信號需經(jīng)過較長的距離才能送到ＩＧＢＴ逆變單元中。為保證ＰＷＭ信號傳輸?shù)臏?zhǔn)確性和可靠性，必須解決以下幾個(gè)問題：首先是抗干擾問題變頻器工作時(shí)，ＩＧＢＴ的開關(guān)動(dòng)作會(huì)產(chǎn)生高頻干擾信號　其次是如何保證ＰＷＭ信號的前、后沿質(zhì)量，減少ＩＧＢＴ開關(guān)動(dòng)作的過渡過程最后是如何減少布線電感，盡可能縮短ＰＷＭ信號傳輸距離，避免過多的內(nèi)部連線。

　　1 總體設(shè)計(jì)

　　原則上說，從觸發(fā)電路到ＩＧＢＴ柵極和發(fā)射極的引線應(yīng)做到既短又一致。但隨著變頻調(diào)速裝置功率的不斷增大，裝置的尺寸也在增大，散熱條件要求更高。由于結(jié)構(gòu)設(shè)計(jì)上的種種原因，真正做到這點(diǎn)有很多實(shí)際困難。

　　ＤＳＰ產(chǎn)生的ＰＷＭ信號既可以采用串行方式又能以并行方式進(jìn)行傳輸，但這兩種方式都有著各自的特點(diǎn)。采用并行方式傳輸信號（即每一個(gè)ＩＧＢＴ模塊的柵控端都接一根信號線）會(huì)造成系統(tǒng)內(nèi)部接線過多、接地困難，抗干擾性大大降低，這種情況尤以采用了多重化、多電平技術(shù)的變頻裝置為甚。若利用串行方式，ＰＷＭ信號的傳輸速率又受到介質(zhì)的極大限制。在目前諸多傳輸介質(zhì)中，只有光纖具有損耗低、頻帶寬、重量輕、不受電磁干擾等突出優(yōu)點(diǎn)。ＧＩ型光纖用ＬＥＤ做光源時(shí)，傳輸速率可達(dá)１４０Ｍｂｉｔ／ｓ，傳輸損耗可忽略不計(jì)。ＩＧＢＴ的工作頻率通常很少用在１５ｋＨｚ以上，因此以異步串行方式高速傳輸ＰＷＭ信號時(shí)，采用光纖作為傳輸介質(zhì)是唯一的選擇。

　　在串行的ＰＷＭ信號送到ＩＧＢＴ的柵控端之前，還需將該信號轉(zhuǎn)化為并行形式。盡管采用普通的串／并轉(zhuǎn)換芯片可以實(shí)現(xiàn)上述功能，但這些芯片的最高工作頻率有限，如７４１６６的最高工作頻率為３５ＭＨｚ，對于目前廣泛采用多重化和多電平技術(shù)的變頻裝置來講，這種工作頻率顯然有著較大的局限性。尤其是在實(shí)時(shí)性、快速性要求甚高的電機(jī)控制領(lǐng)域，不可能采用應(yīng)答方式完成信號的傳輸，因此接收端需要有較強(qiáng)的糾錯(cuò)和容錯(cuò)能力。若采用普通的芯片，難以只用一兩片芯片完成上述功能。但ＣＰＬＤ具有極強(qiáng)的靈活性，內(nèi)含１２８個(gè)宏單元，最高工作頻率可達(dá)１６７ＭＨｚ（以ＣｙｐｒｅｓｓＣＹ３７１２８為例），可以只用一兩片芯片就能完成較復(fù)雜的邏輯功能，因此ＣＰＬＤ與光纖的結(jié)合是解決大功率變頻器中信號傳輸?shù)淖詈眠x擇。系統(tǒng)信號流程圖如圖１所示。

　　2 通訊方案

　　異步串行格式的一個(gè)數(shù)據(jù)幀包括１位起始位和８位數(shù)據(jù)位，最后是停止位。起始位規(guī)定為０，８位數(shù)據(jù)位由高到低順次發(fā)送，前７位組成１個(gè)編碼字符，第八位為奇偶校驗(yàn)位。停止位可以選擇１位、１位、２位。從系統(tǒng)實(shí)際要求出發(fā)，我們對標(biāo)準(zhǔn)的異步串行格式進(jìn)行了修改，將三相ＰＷＭ信號進(jìn)行編碼，用以下數(shù)據(jù)格式發(fā)送到信號轉(zhuǎn)換單元：０－ａ３ｃ３ａ２ｃ２ａ１ｃ１－Ｖ－１１１１。其中０為起始位，ａ１、ａ２、ａ３分別對應(yīng)三相逆變橋每個(gè)橋臂的柵控信號，ｃ１、ｃ２、ｃ３分別對應(yīng)三相逆變橋每個(gè)橋臂的封鎖信號，Ｖ是一位校驗(yàn)位，最后四個(gè)１為結(jié)束標(biāo)志位。信號轉(zhuǎn)換單元的ＣＰＬＤ接收到該信號后，將此串行ＰＷＭ信號轉(zhuǎn)換為并行形式。另一方面，為保證逆變單元能夠正常工作，還需將逆變單元故障信號送到上位機(jī)以供故障診斷。故障信號以以下串行編碼格式送出：０－ａ１ａ２ａ３ａ４ａ５ａ６－Ｖ－１１１１，０為起始位，ａ１、ａ２、ａ３分別對應(yīng)每個(gè)橋臂的驅(qū)動(dòng)故障信號，ａ４為過熱信號，ａ５、ａ６為通訊故障信號，Ｖ為校驗(yàn)位，最后四個(gè)１為結(jié)束標(biāo)志位。上位機(jī)板上的ＣＰＬＤ將此信號轉(zhuǎn)換為并行形式。事實(shí)上，ＰＷＭ信號和故障信號的處理過程是相同的。

　　對于異步串行通訊，通常要保證發(fā)送的信號在接收端能被正確接收，往往采用兩類同步處理辦法：一類是使用硬件手段實(shí)現(xiàn)通信協(xié)議的部分功能；另一類是使用各種短小的幀來實(shí)現(xiàn)通信功能。在本系統(tǒng)，由于實(shí)時(shí)控制對時(shí)間的要求，不可能采用上述形式的通訊方案。因此根據(jù)系統(tǒng)實(shí)際需要，數(shù)據(jù)傳輸采用起止式同步方案，即用 “０”代表起信號，“１”代表止信號。在不發(fā)送信息時(shí)，一直發(fā)送止信號。第一個(gè)由“１”到“０”的轉(zhuǎn)換表示字符的開始收端檢測到這個(gè)轉(zhuǎn)換后控制位時(shí)鐘輸出，以便對接受信號進(jìn)行碼位中點(diǎn)取樣判決。

　　針對系統(tǒng)的實(shí)際要求，為確保數(shù)據(jù)通訊的正確性，在正常工作以前，ＤＳＰ模塊必須向信號轉(zhuǎn)換單元固定發(fā)送一個(gè)標(biāo)志字。只有當(dāng)信號轉(zhuǎn)換單元連續(xù)幾次正確收到標(biāo)志字后，才能建立正常通訊。在正常通訊時(shí)，為避免隨機(jī)干擾的作用，只有在連續(xù)出現(xiàn)多次幀錯(cuò)誤的情況下，信號轉(zhuǎn)換單元才向上位機(jī)發(fā)出通訊故障信號，以確保系統(tǒng)工作的穩(wěn)定性。

　　3 ＣＰＬＤ的實(shí)現(xiàn)

　　２０世紀(jì)９０年代，引起數(shù)字系統(tǒng)設(shè)計(jì)方式發(fā)生突破性變革的技術(shù)是ＶＨＤＬ設(shè)計(jì)技術(shù)。ＶＨＤＬ Ｖｅｒｙ Ｈｉｇｈ Ｓｐｅｅｄ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ ＶＨＳＩＣ　 Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ作為ＩＥＥＥ－１０７６標(biāo)準(zhǔn)所規(guī)范的硬件描述語言，非常適用于可編程邏輯器件的應(yīng)用設(shè)計(jì)，并正在得以普及。采用自頂向下的設(shè)計(jì)方法，是用ＶＨＤＬ設(shè)計(jì)系統(tǒng)硬件最突出優(yōu)點(diǎn)之一。

　　通過前面對數(shù)據(jù)流和通訊方案的分析，按照自頂向下的原則，我們對信號處理單元進(jìn)行功能分解，將其分解到下面的各個(gè)單元中，見圖２。通過功能分解，我們可以看到，單元內(nèi)部構(gòu)造可以分為三個(gè)部分：一部分對柵控信號進(jìn)行處理；另一部分對故障信號進(jìn)行處理；最后一部分用于產(chǎn)生控制故障信號發(fā)送的時(shí)鐘。

　　我們可以發(fā)現(xiàn)柵控信號處理部分與故障信號處理部分都含有功能相同單元：校驗(yàn)位生成單元、數(shù)據(jù)通信控制單元及鎖存單元，因此可以對以上這些單元進(jìn)行參數(shù)化設(shè)計(jì)。在參數(shù)化設(shè)計(jì)以前，我們還需要構(gòu)造一些公共的基本元件，如觸發(fā)器、寄存器、計(jì)數(shù)器和同步器等。這以后，我們就可以對前面提到的功能相同的單元進(jìn)行參數(shù)化設(shè)計(jì)。

　　在進(jìn)行參數(shù)化設(shè)計(jì)以前，我們需要對各功能單元的輸入輸出信號進(jìn)行分析以確定信號使用的數(shù)據(jù)類型。由于ＩＧＢＴ控制問題的特殊性，在這里我們統(tǒng)一使用Ｂｉｔ和Ｂｉｔ－ｖｅｃｔｏｒ型數(shù)據(jù)。Ｂｉｔ型數(shù)據(jù)只有兩種狀態(tài)：“０”和“１”，可以有效地防止多態(tài)數(shù)值系統(tǒng)給控制和編程帶來的麻煩。

　　在進(jìn)行傳統(tǒng)的電子線路設(shè)計(jì)時(shí)，設(shè)計(jì)師的工作是按電路原理圖將各個(gè)單元電路和器件連接起來，形成一個(gè)完整的系統(tǒng)。而在利用ＶＨＤＬ設(shè)計(jì)電路時(shí)，設(shè)計(jì)師所要完成的不過就是將那些用ＶＨＤＬ語言描述的單元電路和器件連接起來。在這個(gè)意義上，利用ＶＨＤＬ語言進(jìn)行設(shè)計(jì)與利用傳統(tǒng)方法設(shè)計(jì)沒有太大的區(qū)別，但采用自頂向下的設(shè)計(jì)方法時(shí)，ＶＨＤＬ具有無可比擬的優(yōu)越性。作為一種硬件描述語言ＶＨＤＬ語言有別于一般的計(jì)算機(jī)語言。它既有并行執(zhí)行的語句，又有只能順序執(zhí)行的語句。利用ＶＨＤＬ這種特性，我們可以將整個(gè)系統(tǒng)分成若干個(gè)相對比較獨(dú)立的模塊來進(jìn)行電路設(shè)計(jì)。在下面的程序中，進(jìn)程ＣＯＵＮＴＥＲ描述了一個(gè)１６位計(jì)數(shù)器，它通過對４０ＭＨｚ時(shí)鐘進(jìn)行分頻，產(chǎn)生進(jìn)程ＣＯＮＴＲＯＬＬＥＲ所需的２．５ＭＨｚ時(shí)鐘。進(jìn)程ＣＯＮＴＲＯＬＬＥＲ構(gòu)造了一個(gè)發(fā)送控制計(jì)數(shù)器，它通過對進(jìn)程ＣＯＵＮＴＥＲ所產(chǎn)生的時(shí)鐘信號進(jìn)行計(jì)數(shù)，產(chǎn)生故障信號的發(fā)送控制信號。

　　ＣＯＮＴＲＯＬＬＥＲ： ＰＲＯＣＥＳＳ （ｒｅｓｅｔ， Ｔｃｌｋ）

　　ＶＡＲＩＡＢＬＥ ｓｃｉｔ＿ｖ：ＢＩＴ＿ＶＥＣＴＯＲ（５ＤＯＷＮＴＯ ０）：＝″００００００″；

　　ＢＥＧＩＮ

　　ＩＦ （ｒｅｓｅｔ＝＇０＇） ＴＨＥＮ

　　ｓｃｉｔ＿ｖ：＝″００００００″

　　ＥＬＳＩＦ （Ｔｃｌｋ＇ＥＶＥＮＴ ＡＮＤ Ｔｃｌｋ＝＇１＇

　　ＴＨＥＮ

　　ＩＦ（ｓｃｉｔ＿ｖ＜＝″０００１１１″）ＴＨＥＮ

　　ＩＦ（ｔｄＥＭＰＴＹ＿ｓ＝＇０＇）ＴＨＥＮ

　　ｓｃｉｔ＿ｖ：＝″００１０００″；

　　ＥＬＳＥ

　　ｓｃｉｔ＿ｖ：＝″００００００″；

　　ＥＮＤ ＩＦ；

　　ＥＬＳＥ

　　ｓｃｉｔ＿ｖ：＝ｓｃｉｔ＿ｖ＋１；

　　ＥＮＤ ＩＦ；

　　ＥＮＤ ＩＦ；

　　ｓｃｉｔ＜＝ｓｃｉｔ＿ｖ；

　　ＥＮＤ ＰＲＯＣＥＳＳ；

　　ＣＯＵＮＴＥＲ： ＰＲＯＣＥＳＳ（ｃｌｋ，ｒｅｓｅｔ）

　　ＢＥＧＩＮ

　　ＩＦ（ｒｅｓｅｔ＝＇０＇）ＴＨＥＮ

　　ｃｏｕｎｔ＿４＜＝″００００″；

　　ＥＬＳＩＦ（ｃｌｋ＇ＥＶＥＮＴＡＮＤｃｌｋ＝＇１＇）

　　ＴＨＥＮ

　　ｃｏｕｎｔ＿４＜＝ｃｏｕｎｔ＿４＋１；

　　ＥＮＤ ＩＦ；

　　ＥＮＤ ＰＲＯＣＥＳＳ；

　　通過上面的程序，我們可以看到整個(gè)設(shè)計(jì)分為三層：基本元件層－功能單元層－頂層；用基本元件構(gòu)成功能單元，再由功能單元組成整個(gè)系統(tǒng)。每完成一個(gè)模塊的設(shè)計(jì)，便對其進(jìn)行仿真測試，逐步加入各個(gè)構(gòu)造模塊，模塊間通過一定的信號傳遞，構(gòu)成整個(gè)系統(tǒng)。采用這種方法，仿真測試貫徹系統(tǒng)硬件設(shè)計(jì)的全過程，從而可以在系統(tǒng)設(shè)計(jì)早期發(fā)現(xiàn)設(shè)計(jì)中存在的問題。與傳統(tǒng)電路設(shè)計(jì)后期進(jìn)行仿真相比可大大縮短系統(tǒng)的設(shè)計(jì)周期，節(jié)約大量的人力和物力。

　　4 仿真與實(shí)驗(yàn)結(jié)果

　　圖３是對上述芯片進(jìn)行的仿真結(jié)果，Ｄａｔａ代表來自ＩＧＢＴ的故障信號，仿真時(shí)Ｄａｔａ輸入值為“０１０１”，即“５”。由于通訊正常，ａ５ａ６為 “１１”，因此上述六位產(chǎn)生校驗(yàn)位為“１”，Ｔｘｄ輸出為“０－１０１０１１０－１１１１”。Ｒｘｄ輸入為“０－１１０１１１１－１１１１”，Ｐｃｓ０，２，４　三位輸出表達(dá)式為：ａＩ ＡＮＤ ｃＩ ，ｐｃｓ１，３，５　三位輸出表達(dá)式為：ＮＯＴ ａ１ 　ＡＮＤｃ１，因此Ｐｃｓ０，１，２，３，４，５　輸出為“０１１００１”，即“１９”。通過對仿真結(jié)果的分析，可以看到設(shè)計(jì)滿足功能需要。該芯片已成功地用于某型號的大功率變頻調(diào)速裝置中。

　　通過上面的設(shè)計(jì)，整個(gè)ＰＷＭ信號與故障信號傳輸通路只需３片ＣＰＬＤ芯片就可實(shí)現(xiàn)。系統(tǒng)電路的體積大為縮小，從而提高了系統(tǒng)的可靠性。ＣＰＬＤ的應(yīng)用縮短了系統(tǒng)的設(shè)計(jì)周期，降低了開發(fā)成本。ＣＰＬＤ與光纖的結(jié)合是解決ＰＷＭ信號長距離傳輸中準(zhǔn)確性和可靠性的有力保障。