芯片制造商目前只看到采用如今的finFET技術有可能延伸至7納米，至于5納米尚不清楚，或者有可能最終并不能實現。實際上在5納米時有許多技術上的挑戰，成本之高可能無法預計。

                          功能與成本是半導體通向5納米最大挑戰　　
　　半導體業自28納米進步到22/20納米，受193i光刻機所限，必須采用兩次圖形曝光技術(DP)，再進一步至16/14納米時大多采用finFET技術。如今finFET技術也一代一代升級，加上193i的光學技術延伸，采用SADP，SAQP等，所以未來10納米，甚至7納米時基本上可以使用同樣的設備，似乎己無懸念，就是芯片的制造成本會迅速增加。然而到5納米時肯定是個坎，如果EUV不能準備好，就要被迫采用五次圖形曝光技術(FP)，這己引起全球業界的關注。

　　下文討論的是5納米生產線，范圍更寬廣，至今業界尚無它的投資估計。但是根據16/14納米的經驗，以每1000硅片需要1.5億至1.6億美元計，推測未來的5納米制程，因為可能要用到EUV光刻，每臺設備需約1億美元，因此它的投資肯定會大大超過之前。所以未來建設一條芯片生產線需要100億美元完全可能。

　　生產線的量產是個系統工程，需要材料、設備、晶體管結構、EDA工具等與之配套，對于半導體業是個更大的挑戰。

　　新的晶體管型式，加上掩膜、圖形、材料、工藝控制及互連等問題,加總起來導致未來半導體業將面臨許多的困難。

　　在近期的會議上，intel發布的一份報告引起業界關注，并進一步推動業界開始思考未來先進工藝制程的發展方向。

　　intel公司提出下一代晶體管結構是納米線FET，是一種晶體管的一面讓柵包圍的finFET。Intel的納米線FET有時被稱作為環柵FET,并己被國際工藝路線圖ITRS定義為可實現5納米的工藝技術。

　　如果intel不是走在前列，它不可能提供它的5納米進展的訊息。它的報告似乎傳遞出一個信號，5納米可能有希望，或者已經在它的工藝路線圖中采用了新的晶體管結構。

　　在5納米的競爭中，臺積電也不甘落后，它的共同執行長MarkLiu近期也聲言己經開始對5納米的研發，并有望在7納米之后兩年推出。全球其他先進制程制造商也都在關注5納米。

　　不用懷疑，芯片制造商只看到采用如今的finFET技術有可能延伸至7納米，至于5納米尚不清楚，或者有可能最終并不能實現。實際上在5納米時有許多技術上的挑戰，成本之高可能無法預計。

　　但是假設5納米出現在某個時刻,產業界將面臨眾多的難題。應用材料公司的先進圖形技術部副總裁MehdiVaez-ravani認為每一項都是挑戰，有物理的和靈敏度的要求，有新材料方面的需求,而其中晶體管的結構必需改變。

　　如果產業真的邁向5納米，將面臨什么樣的挑戰?美國半導體工程(SemiconductorEngineering)為了推動進步，從眾多挑戰中匯總以下幾個方面：

　　LamResearch的全球產品部首席技術官泮陽YangPan認為,在通向5納米時功能與成本是無法躲避的最大挑戰，所以要引入新的技術與材料。

　　晶體管結構

　　首先芯片制造商必須要作一個困難的決定，其中之一就是必須選擇在5納米時晶體管的結構，如今有兩種可供選擇,finFET或者納米線FET。

　　格羅方德的先進器件架構總監及院士SrinivasaBanna認為，對于5納米，finFET是一種選擇。顯然這從產業角度希望盡可能延伸finFET技術，眾所周知產業界為了finFET的生態鏈己經投了許多錢，因此從投資回報率角度上希望finFET技術能用得更久。

　　然而縮小finFET技術至5納米是個挑戰，因為在5納米finFET時,預計鰭的寬度是5納米，實際上這種結構己經達到理論極限。

　　Banna說這也是芯片制造商正在開發納米線FET的原因。納米線有很好的靜電優勢(CMOS有靜電擊穿問題),但是也帶來許多問題，如什么是納米線的器件寬度,及器件能有多大的驅動電流，這些業界都在模索之中。

　　三星的先進邏輯實驗室高級副總裁Rodder認為,直到今天在5納米時在finFET或者納米線FET之間選擇誰會是勝利者為時尚早，因為業界正試圖尋求更多的解決方案。
掩膜制造

　　在芯片制造工藝流程中掩膜制造是首步工藝之一。過去是光刻技術來決定掩膜的型式及規格。而到5納米時掩膜的類型將由光刻的工藝是采用光學光刻，還是EUV來決定。

　　作5納米的光學掩膜是令人害怕的,同樣EUV的掩膜也十分困難。D2S的首席執行官AkiFujimura認為，EUV掩膜在很多方面與193i掩膜不一樣。因為它有很大的改變,對于每個產品的特性或者功能,在供應鏈中會產生很大影響，其中包括光刻膠、掩膜及中間掩膜,也涉及制造設備，如采用電子束寫入設備以及軟件。

　　盡管EUV掩膜在有些方面已取得進展，但是還遠遠不夠,其中空白掩膜的檢查是個難點。至今EUV掩膜及中間掩膜的相關問題仍有待解決。

　　在5納米時掩膜的寫入時間是最大的挑戰。因為今天的單電子束寫入設備在作復雜圖形時的出貨量不夠快,費時太久。

　　為了解決掩膜寫入問題，目前有兩個公司，一個是IMS/JEOLduo，另一個是Nuflare，它們正采用新型的多束電子束寫入技術，目標都是為了縮短寫入時間，有望在2016年發貨。

　　從己經出爐的報告來看，由于技術原因，設備的研發用了比預期長得多的時間。D2S的Fujimura說，任何突破性的創新技術從研發到成功,再到達到量產水平，都是如此。

　　圖形

　　掩膜完成之后，它將在生產線中使用。掩膜放在光刻機中,然后通過掩膜的投影光線把圖形留在硅片的光刻膠上面。

　　理論上看，EUV的光刻工藝相對簡單，可以節省成本。但是即便EUV在7納米，或者5納米時準備好,從芯片制造商角度尚離不開多次圖形曝光技術。因為真正的關鍵層(criticallayers)才需要采用EUV,所以未來combined混合模式光刻是趨勢。

　　在5納米時圖形的形成是很大的挑戰。為此芯片制造商希望EUV光刻能在7納米，或者5納米時準備好。然而目前EUV光刻機尚未真正達到量產水平，它的光源功率、光刻膠以及掩膜的供應鏈尚未完善。

　　如果EUV光刻在7納米，或者5納米時不能達到量產要求，芯片制造商會面臨窘境。盡管193i光刻有可能延伸至7納米，及以下，但是芯片制造成本的上升可能讓人無法接受。

　　在5納米時采用EUV肯定比193i方法便宜，但是由于EUV光刻的供應鏈大的改變，必須要在整個工藝制造中新建，它的代價也高得驚人,全球只有極少數公司能支持它。

　　MentorGraphics的經理DavidAbercrombie認為，在5納米時芯片制造商可能會采用不協調的混合策略,EUV的到來并不表示多次圖形曝光技術的結束。在5納米時即便EUV己準備好，非?？赡芨鶕€寬不同要求采用混用模式，即分別有193i單次及多次圖形曝光,單次EUV及非?？赡蹺UV也要采用多次圖形曝光技術。

　　這一切都由不同的工藝尺寸來決定，對于那些簡單/大尺寸的光刻層會采用193i單次圖形曝光。相信至少兩次圖形曝光193i2LE相比單次EUV光刻要省錢，在三次圖形曝光技術193i3LE中對于有些層非?？赡軙″X。它認為自對準的兩次圖形曝光(SADP)也比單次EUV光刻便宜。只有到4LE或者5LE時EUV才有優勢。所以對應于不同尺寸的光刻層要采用相應的方法,及EUV光刻可能作為自對準的四次圖形曝光技術(SAQP)的替代品。

　　當EUV延伸至7納米以下時，作為一種提高光刻機的放大倍率方法需要大數值孔徑的鏡頭(NA),為此ASML已經開發了一種變形鏡頭。它的兩軸EUV鏡頭在掃描模式下能支持八倍放大,而在其他模式下也有四倍,因此NA要達0.5至0.6。

　　由此帶來的問題是EUV光刻機的吞吐量矛盾，它的曝光硅片僅為全場尺寸的一半,與今天EUV光刻機能進行全場尺寸的曝光不一樣。

　　Mentor的Abercrombie說，問題擺在眼前，十分清楚，假設EUV錯失5納米機會,或者技術最終失敗,要完成5納米怎么辦?業界只能綜合采用更嚴的設計規則及更復雜的多次圖形曝光技術。非?？赡苁俏宕螆D形曝光技術5LE,把多次圖形曝光技術的線寬再次分半的自對準的四次圖形光刻技術(SAQP),因此工藝之中會有更多的圖形需要采用多次圖形曝光技術,無疑將導致成本及工藝循環周期的增加。

　　晶體管材料

　　另一個因素是晶體管的形成。目前芯片制造商在16nm/14nm,包括10nm時都采用finFET結構，但是也到了轉折階段。

　　納米線FET的晶體管結構的許多工藝步驟與finFET一樣。在納米線FET中納米線從源穿過柵層一直到漏。開初的納米線FET可能由三個堆疊線組成。

　　Lam的泮認為，到5納米時,需要一個更有潛力的晶體管形式,包括能使電子或者空穴遷移率更快的新溝道材料等。為了降低器件的功耗及提高它的頻率而采用的新技術,必須要能減少接觸電阻及寄生電容。

　　以intel提出的納米線FET為例。在實驗室中,它們試驗了相比硅材料更優的多種不同的溝道材料。如為了增大驅動電流,采用鍺的溝道材料，用在NMOS及PMOS晶體管中都是不錯的。同樣為了減少電容及降低功耗,可以把鍺材料用在PMOS中，以及把III-V族材料用在NMOS中。

　　互連

　　互連的問題是什么?應用材料公司的策略計劃部資深總監MichealChudzik說,III-V、富鍺及純鍺都有禁帶寬度的問題,如漏電流變大。鍺與III-V族材料在柵堆結構中有可靠性問題，至今未解決。

　　晶體管制成后，下面是后道工藝(BEOL),引線互連是器件必須的。由于采用通孔技術，器件的引線之間非?？拷?會由于電阻電容的RC振蕩而導致芯片的延遲。

　　在每個工藝節點上問題越來越升級，業界正在開發不同的材料來解決互連問題，但是當在7納米及以下時目前尚無更好的解決辦法。

　　IMEC的工藝技術和邏輯器件研發部副總裁AaronThean說，未來最大的改變是在后道工藝中也需要采用多次圖形曝光技術，因此后道的成本將像火箭一樣上升。這表明，在推動下一代工藝節點時成本變成每個人必須面對的問題。

　　除非在后道工藝中有大的突破,否則在5納米時問題越來越復雜。越來越多的層級需要采用多次圖形曝光技術,原先認為相對簡單的后道工藝也很難應對。

　　工藝控制

　　芯片制造工藝流程中有許多工藝檢查點，未來是挑戰?光學檢驗在生產線中仍是主力軍，但是在20納米及以下時的缺陷檢測開始有困難。使用電子束技術能檢測微小缺陷,然而受目前的技術限止，速度太慢。

　　為了解決這些問題產業界開始采用多朿電子束檢查設備，但是此項技術可能直到2020年時也沒有準備好。

　　那么7納米與5納米的解決方案在那里?應用材料公司的Vaez-Iravani說，實際上未來生產線中光學與電子束兩種檢查設備都必須要準備好。

　　工藝檢測也是需要面對的問題。在一條生產線中檢測點有許許多多，也不可能由一種設備全部解決。芯片制造商必須使用多種不同的檢測設備。KLA-Tencor的圖形市場部副總裁AdyLevy說，當IC設計由一個工藝節點向下一個更細的邁進時,計量檢測設備同樣面臨挑戰。不管是光學或是電子束設備都必須考慮它的信號與噪聲比、測量精度、使用是否方便,以及在量產中是否有它的價值與地位。

　　Lam的泮說，還有挑戰等著我們，由于表面的散射效應、高線(highline)和通孔及更大的變異等，將推動業界采用低電阻率金屬層,以及開發工藝解決方案要求更嚴的工藝控制。采用下一代光刻EUV，或者延伸多次圖形曝光技術等，以及下一代器件實現經濟性的量產，都需要有更嚴的工藝控制,以實現可接受的成品率,當然還包括面對成本的挑戰。