首先小編就幾個關鍵技術再給大家介紹一下。

差分時鐘技術

差分時鐘是DDR的一個重要且必要的設計，但大家對CK#（CKN）的作用認識很少，很多人理解為第二個觸發時鐘，其實它的真實作用是起到觸發時鐘校準的作用。

由于數據是在CK的上下沿觸發，造成傳輸周期縮短了一半，因此必須要保證傳輸周期的穩定以確保數據的正確傳輸，這就要求CK的上下沿間距要有精確的控制。但因為溫度、電阻性能的改變等原因，CK上下沿間距可能發生變化，此時與其反相的CK#（CKN）就起到糾正的作用（CK上升快下降慢，CK#則是上升慢下降快），如下圖一所示。

圖一 差分時鐘示意圖

數據選取脈沖（DQS）

就像時鐘信號一樣，DQS也是DDR中的重要功能，它的功能主要用來在一個時鐘周期內準確的區分出每個傳輸周期，并便于接收方準確接收數據。每一顆8bit DRAM芯片都有一個DQS信號線，它是雙向的，在寫入時它用來傳送由主控芯片發來的DQS信號，讀取時，則由DRAM芯片生成DQS向主控發送。完全可以說，它就是數據的同步信號。

在讀取時，DQS與數據信號同時生成（也是在CK與CK#的交叉點）。而DDR內存中的CL也就是從CAS發出到DQS生成的間隔，數據真正出現在數據I/O總線上相對于DQS觸發的時間間隔被稱為tAC。實際上，DQS生成時，芯片內部的預取已經完畢了，由于預取的原因，實際的數據傳出可能會提前于DQS發生（數據提前于DQS傳出）。由于是并行傳輸，DDR內存對tAC也有一定的要求，對于DDR266，tAC的允許范圍是±0.75ns，對于DDR333，則是±0.7ns，其中CL里包含了一段DQS的導入期。

DQS 在讀取時與數據同步傳輸，那么接收時也是以DQS的上下沿為準嗎？不，如果以DQS的上下沿區分數據周期的危險很大。由于芯片有預取的操作，所以輸出時的同步很難控制，只能限制在一定的時間范圍內，數據在各I/O端口的出現時間可能有快有慢，會與DQS有一定的間隔，這也就是為什么要有一個tAC規定的原因。而在接收方，一切必須保證同步接收，不能有tAC之類的偏差。這樣在寫入時，DRAM芯片不再自己生成DQS，而以發送方傳來的DQS為基準，并相應延后一定的時間，在DQS的中部為數據周期的選取分割點（在讀取時分割點就是上下沿），從這里分隔開兩個傳輸周期。這樣做的好處是，由于各數據信號都會有一個邏輯電平保持周期，即使發送時不同步，在DQS上下沿時都處于保持周期中，此時數據接收觸發的準確性無疑是最高的，如下圖二所示。

圖二 數據時序

數據掩碼技術（DQM）

不是DDR所特有的，但對于DDR來說也是比較重要的技術，所以一并介紹下。

為了屏蔽不需要的數據，人們采用了數據掩碼（Data I/O Mask，簡稱DQM）技術。通過DQM，內存可以控制I/O端口取消哪些輸出或輸入的數據。這里需要強調的是，在讀取時，被屏蔽的數據仍然會從存儲體傳出，只是在“掩碼邏輯單元”處被屏蔽。

DQM由主控芯片控制，為了精確屏蔽一個P-Bank位寬中的每個字節，每個64bit位寬的數據中有8個DQM信號線，每個信號針對一個字節。這樣，對于4bit位寬芯片，兩個芯片共用一個DQM 信號線，對于8bit位寬芯片，一個芯片占用一個DQM信號，而對于16bit位寬芯片，則需要兩個DQM引腳。SDRAM 官方規定，在讀取時DQM發出兩個時鐘周期后生效，而在寫入時，DQM與寫入命令一樣是立即生效，如下圖三和四分別顯示讀取和寫入時突發周期的第二筆數據被取消。

圖三 讀取時數據掩碼操作

圖四 寫入時數據掩碼操作

所以DQM信號的作用就是對于突發寫入，如果其中有不想存入的數據，就可以運用DQM信號進行屏蔽。DQM信號和數據信號同時發出，接收方在DQS的上升與下降沿來判斷DQM的狀態，如果DQM為高電平，那么之前從DQS中部選取的數據就被屏蔽了。

有人可能會覺得，DQM是輸入信號，意味著DRAM芯片不能發出DQM信號給主控芯片作為屏蔽讀取數據的參考。其實，該讀哪個數據也是由主控芯片決定的，所以DRAM芯片也無需參與主控芯片的工作，哪個數據是有用的就留給主控芯片自己去選擇。

好了，前面介紹了DQS的功能，那么我們在測試時根據DQS和DQ的波形是如何區分數據的讀寫操作的？

在DDRx里面經常會被一些縮寫誤擾，如OCD、OCT和ODT，我想有同樣困擾的大有人在，現在筆者來介紹一下大家的這些困擾吧。

片外驅動調校OCD（Off-Chip Driver）

OCD是在DDR-II開始加入的新功能，而且這個功能是可選的，有的資料上面又叫離線驅動調整。OCD的主要作用在于調整I/O接口端的電壓，來補償上拉與下拉電阻值，從而調整DQS與DQ之間的同步確保信號的完整與可靠性。調校期間，分別測試DQS高電平和DQ高電平，以及DQS低電平和DQ高電平的同步情況。如果不滿足要求，則通過設定突發長度的地址線來傳送上拉/下拉電阻等級（加一檔或減一檔），直到測試合格才退出OCD操作，通過OCD操作來減少DQ、DQS的傾斜從而提高信號的完整性及控制電壓來提高信號品質。具體調校如下圖五所示。

圖五 OCD

不過，由于在一般情況下對應用環境穩定程度要求并不太高，只要存在差分DQS時就基本可以保證同步的準確性，而且OCD 的調整對其他操作也有一定影響，因此OCD功能在普通臺式機上并沒有什么作用，其優點主要體現在對數據完整性非常敏感的服務器等高端產品領域。

ODT（On-Die Termination，片內終結）

ODT也是DDR2相對于DDR1的關鍵技術突破，所謂的終結（端接），就是讓信號被電路的終端吸收掉，而不會在電路上形成反射，造成對后面信號的影響。顧名思義，ODT就是將端接電阻移植到了芯片內部，主板上不再有端接電路。在進入DDR時代，DDR內存對工作環境提出更高的要求，如果先前發出的信號不能被電路終端完全吸收掉而在電路上形成反射現象，就會對后面信號的影響造成運算出錯。因此目前支持DDR主板都是通過采用終結電阻來解決這個問題。由于每根數據線至少需要一個終結電阻，這意味著每塊DDR主板需要大量的終結電阻，這也無形中增加了主板的生產成本，而且由于不同的內存模組對終結電阻的要求不可能完全一樣，也造成了所謂的“內存兼容性問題”。 而在DDR-II中加入了ODT功能，當在DRAM模組工作時把終結電阻器關掉，而對于不工作的DRAM模組則進行終結操作，起到減少信號反射的作用，如下圖六所示。

圖六 ODT端接示意圖

ODT的功能與禁止由主控芯片控制，在開機進行EMRS時進行設置，ODT所終結的信號包括DQS、DQS#、DQ、DM等。這樣可以產生更干凈的信號品質，從而產生更高的內存時鐘頻率速度。而將終結電阻設計在內存芯片之上還可以簡化主板的設計，降低了主板的成本，而且終結電阻器可以和內存顆粒的“特性”相符，從而減少內存與主板的兼容問題的出現。

重置（Reset）

重置是DDR3新增的一項重要功能，并為此專門準備了一個引腳。這一引腳將使DDR3的初始化處理變得簡單。當Reset命令有效時，DDR3 內存將停止所有的操作，并切換至最少量活動的狀態，以節約電力。在Reset期間，DDR3內存將關閉內在的大部分功能，所有數據接收與發送器都將關閉，且所有內部的程序裝置將復位，DLL（延遲鎖相環路）與時鐘電路將停止工作，甚至不理睬數據總線上的任何動靜。這樣一來，該功能將使DDR3達到最節省電力的目的，新增的引腳如下圖七所示。

圖七 Reset及ZQ引腳

ZQ校準

如上圖七所示，ZQ也是一個新增的引腳，在這個引腳上接有一個240歐姆的低公差參考電阻。這個引腳通過一個命令集，通過片上校準引擎（ODCE，On-Die Calibration Engine）來自動校驗數據輸出驅動器導通電阻與ODT的終結電阻值。當系統發出這一指令之后，將用相應的時鐘周期（在加電與初始化之后用512個時鐘周期，在退出自刷新操作后用256時鐘周期、在其他情況下用64個時鐘周期）對導通電阻和ODT電阻進行重新校準。

VREFCA & VREFDQ

對于內存系統工作非常重要的參考電壓信號VREF，在DDR3系統中將VREF分為兩個信號。一個是為命令與地址信號服務的VREFCA，另一個是為數據總線服務的VREFDQ，它將有效的提高系統數據總線的信噪等級，如下圖八所示。

圖八 VREFCA & VREFDQ

現在來說說DDR3和DDR4最關鍵的一些技術，write leveling以及DBI功能。

Write leveling功能與Fly_by拓撲

Write leveling功能和Fly_by拓撲密不可分。Fly_by拓撲主要應用于時鐘、地址、命令和控制信號，該拓撲可以有效的減少stub的數量和他們的長度，但是卻會導致時鐘和Strobe信號在每個芯片上的飛行時間偏移，這使得控制器（FPGA或者CPU）很難保持tDQSS、tDSS 和tDSH這些參數滿足時序規格。因此write leveling應運而生，這也是為什么在DDR3里面使用fly_by結構后數據組可以不用和時鐘信號去繞等長的原因，數據信號組與組之間也不用去繞等長，而在DDR2里面數據組還是需要和時鐘有較寬松的等長要求的。DDR3控制器調用Write leveling功能時，需要DDR3 SDRAM顆粒的反饋來調整DQS與CK之間的相位關系，具體方式如下圖九所示。

圖九、 Write leveling

Write leveling 是一個完全自動的過程。控制器（CPU或FPGA）不停的發送不同時延的DQS 信號，DDR3 SDRAM 顆粒在DQS-DQS#的上升沿采樣CK 的狀態，并通過DQ 線反饋給DDR3 控制器。控制器端反復的調整DQS-DQS#的延時，直到控制器端檢測到DQ 線上0 到1 的跳變（說明tDQSS參數得到了滿足），控制器就鎖住此時的延時值，此時便完成了一個Write leveling過程;同時在Leveling 過程中，DQS-DQS#從控制器端輸出，所以在DDR3 SDRAM 側必須進行端接；同理，DQ 線由DDR3 SDRAM顆粒側輸出，在控制器端必須進行端接；

需要注意的是，并不是所有的DDR3控制器都支持write leveling功能，所以也意味著不能使用Fly_by拓撲結構，通常這樣的主控芯片會有類似以下的描述：

DBI功能與POD電平

DBI的全稱是Data Bus Inversion數據總線反轉/倒置，它與POD電平密不可分，它們也是DDR4區別于DDR3的主要技術突破。

POD電平的全稱是Pseudo Open-Drain 偽漏極開路，其與DDR3對比簡單的示例電路如下圖十所示。

圖十 POD示意電路

從中可以看到，當驅動端的上拉電路導通，電路處于高電平時（也即傳輸的是“1”），此時兩端電勢差均等，相當于回路上沒有電流流過，但數據“1”還是照樣被傳輸，這樣的設計減少了功率消耗。

正是由于POD電平的這一特性，DDR4設計了DBI功能。當一個字節里的“0”比特位多于“1”時，可以使能DBI，將整個字節的“0”和“1”反轉，這樣“1”比“0”多，相比原（反轉前）傳輸信號更省功耗，如下表一所示。

表一 DBI示例

以上就是DDRx的一些主要的關鍵技術介紹，可以用如下表二所示來總結下DDRx的特性對比。

表二 DDRx SDRAM特性對比