當(dāng)今復(fù)雜的FPGA含有眾多用于實(shí)現(xiàn)各種電路與系統(tǒng)的功能塊，諸如邏輯陣列、存儲(chǔ)器、DSP 模塊、處理器、用于時(shí)序生成的鎖相環(huán) （PLL） 和延遲鎖定環(huán) （DLL）、標(biāo)準(zhǔn)I/O、高速數(shù)字收發(fā)器以及并行接口（PCI、DDR 等）。這些不同的功能塊通常由多個(gè)時(shí)鐘驅(qū)動(dòng)，F(xiàn)PGA 一般會(huì)綜合采用外部振蕩器以及內(nèi)部PLL 與DLL來生成時(shí)鐘。系統(tǒng)設(shè)計(jì)人員必須決定如何綜合使用外部與內(nèi)部資源來實(shí)現(xiàn)最佳的時(shí)鐘樹設(shè)計(jì)。而可編程時(shí)鐘振蕩器用作FPGA 系統(tǒng)的時(shí)序參考，可提供一系列優(yōu)勢(shì)。其中首要優(yōu)勢(shì)是為了實(shí)現(xiàn)時(shí)鐘樹優(yōu)化而進(jìn)行高分辨率頻率選擇時(shí)所帶來的設(shè)計(jì)靈活性。另一個(gè)巨大優(yōu)勢(shì)是具有可以減少電磁干擾 （EMI） 的擴(kuò)頻調(diào)制功能。

　　內(nèi)在可編程的硅MEMS時(shí)鐘振蕩器架構(gòu)能夠幫助采用FPGA的系統(tǒng)設(shè)計(jì)人員解決許多難題。這種微型機(jī)電系統(tǒng)架構(gòu)能夠輕松整合一些其它功能，如：用于消減EMI 的擴(kuò)頻時(shí)鐘、用于消除抖動(dòng)的數(shù)控振蕩器以及高速應(yīng)用中的失效保護(hù)功能。

　　頻率選擇

　　一般系統(tǒng)需要一系列時(shí)鐘頻率。其中一些是標(biāo)準(zhǔn)頻率，這種標(biāo)準(zhǔn)化可能是出于對(duì)行業(yè)規(guī)范強(qiáng)制要求的考慮（如：PCI Express要求的100MHz 頻率），也可能是由于得到了廣泛的應(yīng)用（如：用于SATA 的75MHz 或用于PCITM 的33.333 MHz）。上述頻率與 I/O接口關(guān)聯(lián)在一起，以確保實(shí)現(xiàn)互操作性，因?yàn)榻涌趦蓚?cè)可能不屬于同一系統(tǒng)。與此相對(duì)，用戶可選擇用于驅(qū)動(dòng)處理器、DSP和狀態(tài)機(jī)引擎的時(shí)鐘頻率，以優(yōu)化速度、功率或資源占用。

　　在進(jìn)行速度優(yōu)化時(shí)， 應(yīng)以最高時(shí)鐘頻率來驅(qū)動(dòng)處理引擎，以使每秒運(yùn)算次數(shù)達(dá)到最高。但是，時(shí)鐘周期抖動(dòng)必須足夠低，以確保最小時(shí)鐘周期大于設(shè)計(jì)的臨界時(shí)序路徑，否則有可能出現(xiàn)邏輯錯(cuò)誤。頻率選擇的常用方法是采用內(nèi)部FPGA PLL對(duì)來自標(biāo)準(zhǔn)外部參考振蕩器的高頻時(shí)鐘進(jìn)行綜合。此方法只有在內(nèi)部 PLL 具有高頻分辨率和低抖動(dòng)時(shí)才有效。

　　某些FPGA集成了內(nèi)部低噪聲分?jǐn)?shù)PLL，可滿足所有這些要求。在這種情況下，可以采用簡(jiǎn)單的外部振蕩器參考。不過，許多情況下FPGA會(huì)采用帶有環(huán)形VCO和整數(shù)反饋分頻器的PLL來綜合不同頻率。這種PLL小巧靈活，比較容易設(shè)計(jì)和控制，而且功耗極低。不過，使用此類內(nèi)部PLL時(shí)很難同時(shí)實(shí)現(xiàn)高分辨率與低抖動(dòng)。

　　圖 1 為整數(shù) PLL 的一般架構(gòu)。對(duì)PLL 輸出頻率的編程需綜合采用預(yù)分頻器 （P）、反饋分頻器 （M） 和后分頻器 （N）來完成，如下式所示：

　　PLL反饋環(huán)路形成一個(gè)限帶控制系統(tǒng)。輸出周期抖動(dòng)主要取決于參考時(shí)鐘相位噪聲 （PNIn ） 和內(nèi)部 VCO 相位噪聲（PNVCO），如下式所示：

　　輸入?yún)⒖紩r(shí)鐘相位噪聲和VCO相位噪聲與輸出相位噪聲息息相關(guān)，分別通過低通濾波器和高通濾波器響應(yīng)來體現(xiàn)，如表達(dá)式中的Hin和HVCO。HVCO與Hin的截止頻率直接相關(guān)。圖 2 說明了典型二階PLL中Hin與HVCO的相互關(guān)系。最高PLL帶寬取決于相位檢測(cè)器的更新速率。大部分實(shí)際PLL 的最高實(shí)際帶寬極限如下式所示：

　　例如，如果PLL輸入頻率是40MHz并且P=40，則最高實(shí)際PLL帶寬是100kHz。